STRUKTUR INTERKONEKSI (BUS)

Struktur Interkoneksi adalah sekumpulan jalur konduktor yang menghubungkan modul-modul sistem komputer.
Pada umumnya, sistem interkoneksi direalisasikan dengan BUS dengan karakteristik   sebagai berikut :

·            Merupakan saluran bersama (share) yang menghubungkan 2 atau lebih modul penyusun sistem komputer.

·            Bersifat broadcast, 1 modul yang sedang menjadi sumber data dapat memberikan data tersebut ke seluruh modul lainnya.

·            Harus dipastikan, pada 1 saat hanya ada 1 modul yang menjadi sumber data, meletakkan data pada share BUS tersebut.

·            Umumnya terdiri dari 50 sampai 100 jalur, yaitu :

·      Address information (address bus)

» menentukan asal/tujuan transfer data

» ukurannya menentukan kapasitas data pada sistem.

·      Data information (data bus)

» ukurannya menentukan unjuk kerja secara umum

·      Control information

» kendali untuk address dan data bus

·      Lain-lain seperti : power, ground, clock.

Unjuk kerja BUS sangat dibatasi oleh 2 hal, yaitu waktu propagasi dan jumlah keperluan akses. Makin banyak jumlah modul yang harus dihubungkan dengan BUS, maka waktu propagasi makin panjang dan keperluan (demand) akses BUS akan semakin banyak. Untuk mengatasi kelambatan proses pada BUS bersama (bottleneck in share BUS), maka disiapkan beberapa set BUS sesuai dengan kecepatan akses modul yang dihubungkan dengannya. Sistem interkoneksi seperti ini harus bersifar hirarki, BUS cepat (high speed) untuk  jalur penghubung yang dekat dengan prosesor dan BUS lambat (low speed) untuk jalur penghubung yang jauh dari prosesor. Gambar 4.3. memperlihatkan contoh konfigurasi BUS untuk mengatasi bottleneck. Ada sedikit perbedaan antara arsitektur BUS tradisional (a) dengan arsitektur BUS unjuk kerja tinggi (b). Pada gambar (a) hanya ada 1 macam BUS untuk I/O, sedangkan pada gambar (b) disiapkan 2 macam BUS untuk I/O, yaitu  

·         High speed BUS untuk high speed I/O device seperti Video dan LAN.

·         Low speed BUS untuk I/O expansion.

Gambar 4.3. Contoh Konfigurasi BUS.

Berkaitan dengan pengaturan pemakaian BUS, berikut ini adalah hal-hal yang perlu diketahui

o   Pada satu saat hanya ada satu sumber data yang meletakkan data pada BUS.

o   Mekanisme majikan-budak (master-slave). Master mengendalikan BUS dan dapat meletakkan data pada BUS. Sedangkan slave hanya menerima informasi dari master.

o   Ada 2 macam metode pengaturan atau pengendalian, yaitu

» Centralized. Seluruh permohonan (request) akses diatur oleh sebuah sentral, misalnya prosesor.

» Decentralized. Tidak ada pengendali pusat, setiap device pengguna BUS memiliki rangkaian digital dan cara untuk mengakses BUS, seperti akses ethernet LAN dengan CSMA/CD (Carrier Send Multiple Access / Collision Detection).

o   Ada 2 macam timing, yaitu synchronous dan asynchronous, Gambar 4.4. memperlihatkan contoh perbedaan kedua jenis timing pada BUS ISA.

– Synchronous,

» Kejadian pada BUS ditentukan oleh clock

» Seluruh kejadian harus bermula pada awal clock

» Contoh: PCI bus

– Asynchronous

» Kejadian pada BUS mengikuti dan bergantung kepada kejadian sebelumnya.

» Lebih fleksibel dari synchronous, tetapi jelas lebih rumit.

» Dapat mengakomodir beragam kecepatan I/O device.

                        » Misal : Futurebus+

Berkaitan dengan pengaturan pemakaian BUS, berikut ini adalah hal-hal yang perlu diketahui

o   Pada satu saat hanya ada satu sumber data yang meletakkan data pada BUS.

o   Mekanisme majikan-budak (master-slave). Master mengendalikan BUS dan dapat meletakkan data pada BUS. Sedangkan slave hanya menerima informasi dari master.

o   Ada 2 macam metode pengaturan atau pengendalian, yaitu

» Centralized. Seluruh permohonan (request) akses diatur oleh sebuah sentral, misalnya prosesor.

» Decentralized. Tidak ada pengendali pusat, setiap device pengguna BUS memiliki rangkaian digital dan cara untuk mengakses BUS, seperti akses ethernet LAN dengan CSMA/CD (Carrier Send Multiple Access / Collision Detection).

o   Ada 2 macam timing, yaitu synchronous dan asynchronous, Gambar 4.4. memperlihatkan contoh perbedaan kedua jenis timing pada BUS ISA.

– Synchronous,

» Kejadian pada BUS ditentukan oleh clock

» Seluruh kejadian harus bermula pada awal clock

» Contoh: PCI bus

– Asynchronous

» Kejadian pada BUS mengikuti dan bergantung kepada kejadian sebelumnya.

» Lebih fleksibel dari synchronous, tetapi jelas lebih rumit.

» Dapat mengakomodir beragam kecepatan I/O device.

» Misal : Futurebus+

4.2.      Sistem BUS pada Personal Computer (PC)

            Terdapat beberapa jenis Sistem Bus pada Personal Computer, yaitu: ISA (Industrial Standard Architecture), MCA (Micro Channel Architecture), VESA Video Local Bus, PCI, dan Futurebus+. Karakteristik masing-masing Sistem Bus akan dijelaskan pada bagian berikut ini.

4.3.      ISA (Industrial Standard Architecture)

ISA adalah arsitektur bus pertama untuk sistem terbuka (open system) pada IBM PC. Sistem ini terdiri dari 2 (dua) jenis bus, yaitu system 8-bit bus dan 16 bit bus. Jenis 8-bit bus digunakan pertama kali pada PC-XT. Bus ini memiliki 62 pin, dengan 20 address line, oleh karena itu tersedia 1MB memori, 8 data lines dan 6 interrupt lines serta 2 DMA channels. Selain itu, bus ini digerakkan oleh 4.77 Mhz clock.

Sedangkan jenis 16-bit bus diperkenalkan pertama kali pada PC-AT dan PC 80286. Terjadi penambahan pin menjadi 98 buah, dengan total 24 address line, memiliki 16 MB lokasi memori, 16 bit data lines, dan 11 interrupt line serta 6 DMA channels. Clock dengan detak 8.33 MHz digunakan untuk menggerakkan system bus ini.

Gambar 4.4. Diagram Pewaktuan Operasi READ pada ISA BUS

Gambar 4.5. Contoh Konfigurasi ISA BUS pada IBM PC.

4.4.      Micro Channel Architecture (MCA)

Kemunculan prosesor 386 dan 486 seakan membatasi unjuk kerja ISA BUS. Sulit untuk melewatkan 32-bit data dalam 2 kali operasi BUS. Sehingga pada tahun ‘88-89, IBM ingin memperbaiki dan meningkatkan performansi kerja ISA dengan MCA pada seri PS/2. Terjadi banyak peningkatan jika dibandingkan ISA, yaitu:

» kecepatan lebih tinggi

» negosiasi penggunaan BUS

» konfigurasi otomatis

» mengimplementasikan 16 and 32-bit data

» memiliki 24/32-bit address

» memiliki kecepatan akses yang 2 kali lipat

» memiliki channel dan DMA lebih banyak

Dengan frekuensi yang sama, yaitu 8.33 MHz, MCA tetap compatible dengan peralatan BUS ISA serta hanya membutuhkan biaya yang rendah untuk perubahan dari peripheral BUS ISA.

4.5.      VESA Video Local Bus

VESA adalah Video Electronics Standards Association, yaitu bus yang merupakan sebuah Jalur cepat antara Video card dengan memory. BUS ini Dipakai bersama-sama dengan ISA atau EISA, dengan 32/64-bit data, 24/32-bit address. Kecepatan akses bus ini bergantung pada kecepatan prosesor. Gambar 4.6 di bawah ini, menunjukan konfigurasi Video Local Bus dengan ISA Bus.

Gambar 4.5. Contoh Konfigurasi ISA BUS pada IBM PC.

4.4.      Micro Channel Architecture (MCA)

Kemunculan prosesor 386 dan 486 seakan membatasi unjuk kerja ISA BUS. Sulit untuk melewatkan 32-bit data dalam 2 kali operasi BUS. Sehingga pada tahun ‘88-89, IBM ingin memperbaiki dan meningkatkan performansi kerja ISA dengan MCA pada seri PS/2. Terjadi banyak peningkatan jika dibandingkan ISA, yaitu:

» kecepatan lebih tinggi

» negosiasi penggunaan BUS

» konfigurasi otomatis

» mengimplementasikan 16 and 32-bit data

» memiliki 24/32-bit address

» memiliki kecepatan akses yang 2 kali lipat

» memiliki channel dan DMA lebih banyak

Dengan frekuensi yang sama, yaitu 8.33 MHz, MCA tetap compatible dengan peralatan BUS ISA serta hanya membutuhkan biaya yang rendah untuk perubahan dari peripheral BUS ISA.

4.6.      PCI

Peripheral Component Interface (PCI) bus merupakan bus yang diperkenalkan pada akhir 1992 oleh Intel dan konsorsium produsen, dan kemudian secara efektif menggusur VL bus. Bus ini menggunakan clock 33 MHZ yang terpisah dari clock prosesor, mempunyai 64-bit data and address lines yang dimultiplexed, dimana sebagian pin address dipakai juga sebagai pin data. Kapasitas PCI memiliki hingga 16 slot, sedangkan VL bus hanya memiliki 2 slot. Untuk kompatibilitas dengan peripheral lain, biasanya tetap disediakan slot ISA juga. Akses PCI Bus sinkron berdasarkan clock dan kendali terpusat pada prosesor.

Gambar 4.7 memperlihatkan contoh konfigurasi PCI BUS untuk desktop (a) dan untuk server (b). Seperti tampak pada gambar tersebut, PCI tidak langsung dihubungkan dengan sistem bus atau bus yang dipakai sebagai penghubung prosesor dengan memory utama. PCI dihubungkan dengan sistem bus melalui jembatan.

Gambar 4.7. Contoh Konfugurasi PCI.

Gambar 4.8 memperlihatkan siklus operasi pada PCI BUS. Berikut adalah keterangan ringkas berkaitan dengan gambar tersebut:

·          Urutan siklus transaksi atau operasi ini beralih dari a, b, c, d, e, f, g, h hingga i.

·          CLK atau clock adalah gelombang persegi periodik yang dihasilkan oleh osilator untuk sinkronisasi proses. Ini dibutuhkan untuk akses BUS sinkron.

·          FRAME adalah bit yang mengizinkan penggunaan BUS, biasanya active LOW.

·          AD adalah sekumpulan pin atau bit yang berisi address/data dari device yang akan menggunakan BUS.

·          C/BE adalah Control/Byte Enable yang mengendalikan pengambilan/penyetoran data dari/ke BUS.

·          IRDY adalah INPUT ready, sedangkan TRDY adalah transfer ready. Untuk terjadinya transfer data antara BUS dengan device, kedua bit ini harus LOW, jika tidak, maka BUS dalam keadaan menunggu (wait state), misalnya menunggu kesiapan device yang terhubung dengan BUS.

·          DEVSEL adalah pin device select. Pin ini active LOW, untuk mengizinkan terjadinya transfer data antara device yang dipilih dengan BUS. Seperti tampak pada gambar di bawahnya, yaitu Gambar 4.9, penentuan device mana yang boleh terhubung dengan BUS dilakukan dengan pengendali yang disebut PCI arbiter. Setiap device harus meminta izin kepadanya untuk bisa menduduki PCI BUS. REQ adalah request atau permintaan dan GNT adalah grant atau pemberian.

Gambar 4.8. Operasi READ pada PCI

Gambar 4.9. Otorita PCI BUS.

Gambar 4.10 memperlihatkan diagram waktu berkaitan dengan proses negosiasi penggunaan BUS untuk device A dan device B. Urutan dimulai dari a, b, c, d, e, f sampai g. Kesempatan menentukan address diberikan oleh bit FRAME, sedangkan kesempatan untuk transfer data diberikan oleh pasangan IRDY dan TRDY.

Gambar 4.10. Siklus Otorita PCI BUS

Meskipun request dapat beririsan, yaitu pada saat keduanya, REQ A dan REQ B dalam keadaan LOW, Grant tidak boleh bersamaan. Pada satu saat, hanya satu yang diberi grant, yaitu yang mendapat LOW. Ini adalah izin untuk meletakkan data pada BUS.

4.7.      Futurebus+

Futurebus+ adalah bus yang memiliki performansi yang tinggi serta bekerja secara asynchronous. Bus ini mulai diperkenalikan pada akhir tahun 80-an dengan arsitektur, processor, dan teknologi yang independent. Beberapa hal yang mendukung bus ini, antara lain:

» protokol yang  parallel and arbitrasi

» system yang memiliki toleransi kesalahan dan kehandalan yang tinggi

» memiliki cache-based memory, dimana

– berpotensi untuk menggantikan sistem bus lain karena fleksibilitasnya, dapat mendukung data bus hingga 256-bit.

– keunggulannya diiringi dengan biaya yang mahal, sehingga ditargetkan untuk pemakai berbeda.